隨著(zhù)半導體技術(shù)和深壓微米工藝的不斷發(fā)展,IC的開(kāi)關(guān)速度目前已經(jīng)從幾十M H z增加到幾百M H z,甚至達到幾GH z。在高速PCB設計中,工程師經(jīng)常會(huì )碰到誤觸發(fā)、阻尼振蕩、過(guò)沖、欠沖、串擾等信號完整性問(wèn)題。本文將探討它們的形成原因、計算方法以及如何采用Allegro中的IBIS仿真方法解決這些問(wèn)題。1信號完整性定義信號完整性(Signal Integrity,簡(jiǎn)稱(chēng)SI)指的是信號線(xiàn)上的信號質(zhì)量。信號完整性差不是由單一因素造成的,而是由板級設計中多種因素共同引起的。破壞信號完整性的原因包括反射、振鈴、地彈、串擾等。隨著(zhù)信號工作頻率的不斷提高,信號完整性問(wèn)題已經(jīng)成為高速PCB工程師關(guān)注的焦點(diǎn)。2反射2.1反射的形成和計算傳輸線(xiàn)上的阻抗不連續會(huì )導致信號反射,當源端與負載端阻抗不匹配時(shí),負載將一部分電壓反射回源端。差分線(xiàn)傳輸信號解決了不少問(wèn)題。

什么是差分信號? 通俗地說(shuō)，就是驅動(dòng)端發(fā)送兩個(gè)等值、反相的信號，接收端通過(guò)比較這兩個(gè)電壓的差值來(lái)判斷邏輯狀態(tài)“0”還是“1”。而承載差分信號的那一對線(xiàn)就稱(chēng)為差分線(xiàn)。差分線(xiàn)阻抗怎么算?各種差分信號的阻抗都不一樣的，比如USB的D+ D-，差分線(xiàn)阻抗是90ohm，1394的差分線(xiàn)是110ohm，最好先看看規格書(shū)或者相關(guān)資料�，F在已經(jīng)有很多計算阻抗工具，比如polar的si9000，影響差分阻抗的因素有線(xiàn)寬、差分線(xiàn)間距、介質(zhì)介電常數、介質(zhì)的厚度(差分線(xiàn)到參考面之間的介質(zhì)厚度)，一般是調整差分線(xiàn)間距和線(xiàn)寬來(lái)控制差分阻抗的。做板的時(shí)候也要跟廠(chǎng)家說(shuō)明哪些線(xiàn)要控制阻抗。一個(gè)差分信號是用一個(gè)數值來(lái)表示兩個(gè)物理量之間的差異。從嚴格意義上來(lái)講,所有電壓信號都是差分的,因為一個(gè)電壓只能是相對于另一個(gè)電壓而言的。在某些系統里,系統'地'被用作電壓基準點(diǎn)。當'地'當作電壓測量基準時(shí),這種信號規劃被稱(chēng)之為單端的。我們使用該術(shù)語(yǔ)是因為信號是用單個(gè)導體上的電壓來(lái)表示的。

差分信號的第一個(gè)好處是,因為你在控制'基準'電壓,所以能夠很容易地識別小信號。在一個(gè)地做基準,單端信號方案的系統里,測量信號的精確值依賴(lài)系統內'地'的一致性。信號源和信號接收器距離越遠,他們局部地的電壓值之間有差異的可能性就越大。從差分信號恢復的信號值在很大程度上與'地'的精確值無(wú)關(guān),而在某一范圍內。

差分信號的第二個(gè)好處是,它對外部電磁干擾(EMI)是高度免疫的。一個(gè)干擾源幾乎相同程度地影響差分信號對的每一端。既然PADS中PADSLOGIC電壓差異決定信號值,這樣將忽視在兩個(gè)導體上出現的任何同樣干擾。除了對干擾不大靈敏外,差分信號比單端信號生成的 EMI 還要少。

差分信號的第三個(gè)好處是，時(shí)序定位精確，由于差分信號的開(kāi)關(guān)變化是位于兩個(gè)信號的交點(diǎn)，而不像普通單端信號依靠高低兩個(gè)閾值電壓判斷，因而受工藝，溫度的影響小，能降低時(shí)序上的誤差，同時(shí)也更適合于低幅度信號的電路。目前流行的 LVDS(low voltage differential signaling)就是指這種小振幅差分信號技術(shù)。

差分可以不考慮串擾的,因為他們的串擾結果在最后的接受時(shí)會(huì )抵消.另外,差分要平衡走線(xiàn),平行只是平衡的一部分而已.

我覺(jué)得差分對的耦合還是應該要的，對于單線(xiàn)匹配，雖然理論上很成熟，但是實(shí)際PCB 的線(xiàn)路還是有5%左右的誤差(一份材料上的，我沒(méi)自己做過(guò))。另一方面，差分線(xiàn)可以看作一個(gè)自回路系統，或者說(shuō)它的兩根信號線(xiàn)上的信號是相關(guān)的。耦合過(guò)松，可能會(huì )引起不同來(lái)自別處的干擾，而對于有些接口電路來(lái)說(shuō)，Allegro培訓差分對的等長(cháng)正是控制線(xiàn)路延遲的重要因素。所以，我覺(jué)得還是應該將差分線(xiàn)緊耦合的。

對于目前大多數高速PCB 板來(lái)說(shuō)，保持很好的耦合是有利的

但是希望大家不要誤認為耦合是差分對的必要條件，這樣有的時(shí)候反而限制了設計的思路。

做高速設計或分析的時(shí)候，不光要知道大多數人是怎么做的，更要了解別人為什么這樣做，然后在別人的經(jīng)驗基礎上進(jìn)行理解和改進(jìn)，不斷鍛煉自己創(chuàng )造性思維能力

匹配是需要的，但匹配原因不是反射，而是降低串繞干擾程度，如果降低和采用匹配方式有關(guān)，如果串電阻，則沒(méi)有效果，但如果采用接地或者接電源的端接匹配方式，則由于因為兩條線(xiàn)的線(xiàn)阻抗降低而使串繞降低…

對于 PCB LAYOUT工程師來(lái)說(shuō)，最關(guān)注的還是如何確保在實(shí)際走線(xiàn)中能完全發(fā)揮差分走線(xiàn)的這些優(yōu)勢。也許只要是接觸過(guò) Layout 的人都會(huì )了解差分走線(xiàn)的一般要求，PCB設計那就是“等長(cháng)、等距”。等長(cháng)是為了保證兩個(gè)差分信號時(shí)刻保持相反極性，減少共模分量;等距則主要是為了保證兩者差分阻抗一致，減少反射。“盡量靠近原則”有時(shí)候也是差分走線(xiàn)的要求之一。差分走線(xiàn)也可以走在不同的信號層中，但一般不建議這種走法，因為不同的層產(chǎn)生的諸如阻抗、過(guò)孔的差別會(huì )破壞差模傳輸的效果，引入共模噪聲。此外，如果相鄰兩層耦合不夠緊密的話(huà)，會(huì )降低差分走線(xiàn)抵抗噪聲的能力，但如果能保持和周?chē)�走線(xiàn)適當的間距，串擾就不是個(gè)問(wèn)題。在一般頻率(GHz 以下)，EMI 也不會(huì )是很?chē)乐氐膯?wèn)題，實(shí)驗表明，相距 500Mils 的差分走線(xiàn)，在3 米之外的輻射能量衰減已經(jīng)達到 60dB，足以滿(mǎn)足 FCC 的電磁輻射標準，所以設計者根本不用過(guò)分擔心差分線(xiàn)耦合不夠而造成電磁不兼容問(wèn)題。但所有這些規則都不是用來(lái)生搬硬套的，不少工程師似乎還不了解高速差分信號傳輸的本質(zhì)。下面重點(diǎn)討論一下 PCB 差分信號設計中幾個(gè)常見(jiàn)的誤區。

認為差分走線(xiàn)一定要靠的很近。讓差分走線(xiàn)靠近無(wú)非是為了增強他們的耦合，既可以提高對噪聲的免疫力，還能充分利用磁場(chǎng)的相反極性來(lái)抵消對外界的電磁干擾。雖說(shuō)這種做法在大多數情況下是非常有利的，但不是絕對的，如果能保證讓它們得到充分的屏蔽，不受外界干擾，那么我們也就不需要再讓通過(guò)彼此的強耦合達到抗干擾和抑制 EMI 的目的了。如何才能保證差分走線(xiàn)具有良好的隔離和屏蔽呢?增大與其它信號走線(xiàn)的間距是最基本的途徑之一，電磁場(chǎng)能量是隨著(zhù)距離呈平方關(guān)系遞減的，一般線(xiàn)間距超過(guò)4 倍線(xiàn)寬時(shí)，它們之間的干擾就極其微弱了，基本可以忽略。此外，通過(guò)地平面的隔離也可以起到很好的屏蔽作用，這種結構在高頻的(10G 以上)IC 封裝PCB 設計中經(jīng)常會(huì )用采用，被稱(chēng)為 CPW 結構，可以保證嚴格的差分阻抗控制(2Z0).

認為差分信號不需要地平面作為回流路徑，或者認為差分走線(xiàn)彼此為對方提供回流途徑。造成這種誤區的原因是被表面現象迷惑，或者對高速信號傳輸的機理認識還不夠深入。差分電路對于類(lèi)似地彈以及其它可能存在于電源和地平面上的噪音信號是不敏感的。地平面的部分回流抵消并不代表差分電路就不以參考平面作為信號返回路徑，其實(shí)在信號回流分析上，差分走線(xiàn)和普通的單端走線(xiàn)的機理是一致的，即高頻信號總是沿著(zhù)電感最小的回路進(jìn)行回流，最大的區別在于差分線(xiàn)除了有對地的耦合之外，還存在相互之間的耦合，哪一種耦合強，那一種就成為主要的回流通路.在 PCB 電路設計中，一般差分走線(xiàn)之間的耦合較小，往往只占 10~20%的耦合度，更多的還是對地的耦合，所以差分走線(xiàn)的主要回流路徑還是存在于地平面。當地平面發(fā)生不連續的時(shí)候，無(wú)參考平面的區域，差分走線(xiàn)之間的耦合才會(huì )提供主要的回流通路，盡管參考平面的不連續對差分走線(xiàn)的影響沒(méi)有對普通的單端走線(xiàn)來(lái)的嚴重，但還是會(huì )降低差分信號的質(zhì)量，增加 EMI，要盡量避免。也有些設計人員認為，可以去掉差分走線(xiàn)下方的參考平面，以抑制差分傳輸中的部分共模信號，但從理論上看這種做法是不可取的，阻抗如何控制?不給共模信號提供地阻抗回路，勢必會(huì )造成 EMI 輻射，這種做法弊大于利。

認為保持等間距比匹配線(xiàn)長(cháng)更重要。在實(shí)際的 PCB 布線(xiàn)中，往往不能同時(shí)滿(mǎn)足差分設計的要求。由于管腳分布，過(guò)孔，以及走線(xiàn)空間等因素存在，必須通過(guò)適當的繞線(xiàn)才能達到線(xiàn)長(cháng)匹配的目的，但帶來(lái)的結果必然是差分對的部分區域無(wú)法平行.PCB 差分走線(xiàn)的設計中最重要的規則就是匹配線(xiàn)長(cháng)，其它的規則都可以根據設計要求和實(shí)際應用進(jìn)行靈活處理。