分段DAC

當我們需要設計一個(gè)具有特定性能的DAC時(shí)，很可能沒(méi)有任何一種架構是理想的。這種情況下，可以將兩個(gè)或更多DAC組合成一個(gè)更高分辨率的DAC，以獲得所需的性能。這些DAC可以是同一類(lèi)型，也可以是不同類(lèi)型，各DAC的分辨率無(wú)需相同。

原則上，一個(gè)DAC處理MSB，另一個(gè)DAC處理LSB，其輸出以某種方式相加。這一過(guò)程稱(chēng)為“分段”，這些更復雜的結構稱(chēng)為“分段DAC”。有許多不同類(lèi)型的分段DAC，本指南不可能逐一說(shuō)明，但會(huì )介紹其中的幾種。

圖1顯示了兩類(lèi)分段電壓輸出DAC。圖1A中的架構有時(shí)稱(chēng)為Kelvin-Varley分壓器，由兩個(gè)或更多“串DAC”組成。第一級與第二級之間存在緩沖器，因此第二個(gè)串DAC不會(huì )加載第一個(gè)串DAC，該串中的電阻值無(wú)需與另一個(gè)串中的電阻值相同。然而，各串中的所有電阻必須彼此相等，否則DAC將不是線(xiàn)性的。示例的第一級和第二級均為3位，但為了具有普遍意義，我們稱(chēng)第一(MSB)級的分辨率為M位，第二(LSB)級的分辨率為K位，總分辨率為N = M + K位。MSB DAC具有2^M個(gè)等值電阻，LSB DAC具有2^K個(gè)等值電阻。

圖1：分段式電壓-輸出DAC

當然，緩沖放大器具有失調，這可能會(huì )在緩沖分段串DAC中造成非單調性。在緩沖Kelvin-Varley分壓器緩沖器的更簡(jiǎn)單配置中（圖1A），緩沖器A總是“低于”（電位低于）緩沖器B，LSB串DAC上標“A”的額外抽頭是不必要的。數據解碼電路僅為兩個(gè)優(yōu)先級編碼器。然而，在此配置中，緩沖器失調可能會(huì )造成非單調性。

但是，如果將MSB串DAC的解碼電路做得更復雜一點(diǎn)，使得緩沖器A只能連接到MSB串DAC標“A”的抽頭，緩沖器B只能連接到標“B”的抽頭，則緩沖器失調將無(wú)法造成非單調性。當然，LSB串DAC解碼必須改變方向, 緩沖器需要跳躍連接到另一端，LSB串DAC的抽頭A和B不需要交替，但這需要略微復雜一點(diǎn)的邏輯，而性能的提高證明這樣做是值得的。

也可以不使用第二個(gè)電阻串，而是使用一個(gè)二進(jìn)制DAC來(lái)產(chǎn)生三個(gè)LSB，如圖1B所示。制造極高分辨率的R-2R梯形電阻網(wǎng)絡(luò )非常困難，更確切地說(shuō)，很難將其調整為單調性。因此，常見(jiàn)的情況是LSB使用由梯形電阻網(wǎng)絡(luò )，2到5個(gè)MSB則使用其它結構來(lái)合成高分辨率DAC。圖1B所示的電壓輸出DAC由一個(gè)3位串DAC和一個(gè)3位緩沖電壓模式梯形電阻網(wǎng)絡(luò )組成。

圖2：分段無(wú)緩沖串DAC使用專(zhuān)利架構

無(wú)緩沖的分段串DAC架構如圖2所示。在原理上，這種形式更巧妙，并且可以通過(guò)CMOS工藝制造（它能制造電阻和開(kāi)關(guān)，但不能制造放大器），因此也更便宜。這種架構本身即具備單調性。

本例中，兩個(gè)串中的電阻必須等值，唯一的例外是MSB串中的頂端電阻必須較�。ㄆ渌�電阻值的1/2^K），此外LSB串具有2^K – 1個(gè)電阻，而不是2^K個(gè)。由于沒(méi)有緩沖器，LSB串看起來(lái)像是與它切換并加載的MSB串中的電阻并聯(lián)，這就使得該MSB電阻上的電壓降低LSB串 DAC的1 LSB，而這正是所需要的結果。由于無(wú)緩沖，此DAC的輸出阻抗隨著(zhù)數字代碼的改變而變化。

為了更好地了解這一巧妙的原理，對于圖2所示的由兩個(gè)3位串DAC組成的6位分段DAC，我們計算并標示出了各抽頭的實(shí)際電壓。建議讀者將第二個(gè)串DAC連接到第一個(gè)串DAC中的任何其它電阻兩端，完成這一簡(jiǎn)單的分析過(guò)程并驗證結果。關(guān)于無(wú)緩沖分段串DAC的詳細數學(xué)分析，請參閱ADI公司的Dennis Dempsey和Christopher Gorman于1997年申請的相關(guān)專(zhuān)利（參考文獻1）。

適合視頻、通信和其它高頻重構應用的極高速DAC常常采用完全解碼電流源陣列來(lái)構建，兩或三個(gè)LSB可以使用二進(jìn)制加權電流源。此類(lèi)DAC在高頻時(shí)的失真非常低，這一點(diǎn)極其重要，而且設計中還有幾個(gè)重要問(wèn)題需要考慮。

首先，電流不是接通或關(guān)閉，而是被導向一個(gè)地方或另一個(gè)地方。在高速運行時(shí)，關(guān)閉電流常常會(huì )引起感性尖峰，由于電容充電，它一般需要比電流導向更長(cháng)的時(shí)間。

其次，芯片上開(kāi)關(guān)電流所需的電壓變化應盡可能小。電壓變化會(huì )導致更多電荷流入雜散電容，電荷耦合的毛刺也會(huì )更大。

最后，解碼必須在新數據應用到DAC之前完成，使得所有數據均已就緒，可以同時(shí)應用到DAC中的所有開(kāi)關(guān)。其實(shí)現方式一般是對一個(gè)完全解碼陣列中的各個(gè)開(kāi)關(guān)使用獨立的并聯(lián)鎖存器。如果所有開(kāi)關(guān)瞬間同時(shí)改變狀態(tài)，就不會(huì )有偏斜毛刺。只要精心設計芯片周?chē)�的傳播延遲以及開(kāi)關(guān)電阻和雜散電容的時(shí)間常數，就能非常好地實(shí)現更新同步機制，因而毛刺相關(guān)的失真將非常小。

圖3顯示了分段電流輸出DAC結構的兩個(gè)例子。圖3A所示為利用電阻方法實(shí)現7位DAC，其中3個(gè)MSB通過(guò)完全解碼獲得，4個(gè)LSB來(lái)自一個(gè)R-2R網(wǎng)絡(luò )。圖3B所示為使用電流源的類(lèi)似實(shí)現方案。對于當今的高速重構DAC，電流源方案是目前最受歡迎的實(shí)現方法。

圖3：分段電流輸出DAC: (A)電阻方案；(B)電流源方案

此外，常常也需要利用多個(gè)完全解碼DAC來(lái)構成整個(gè)DAC。圖4所示的6位DAC由兩個(gè)完全解碼3位DAC構成。如前所述，為使輸出毛刺最小，必須利用并聯(lián)鎖存器同時(shí)驅動(dòng)這些電流開(kāi)關(guān)。

圖4：基于兩個(gè)3位溫度計DAC的6位電流輸出分段DAC

AD977514位160 MSPS（輸入）/400 MSPS（輸出）TxDAC®使用三段，如圖5所示。AD977x系列的其它產(chǎn)品和AD985x系列也使用同樣的基本內核。

圖5：AD9775 TxDAC^® 14位CMOS DAC內核

前5位(MSB)為完全解碼型，驅動(dòng)31個(gè)同等權重的電流開(kāi)關(guān)，各開(kāi)關(guān)提供512 LSB的電流。后續4位解碼為15條線(xiàn)，驅動(dòng)15個(gè)電流開(kāi)關(guān)，各開(kāi)關(guān)提供32 LSB的電流。最后5個(gè)LSB位被鎖存，并驅動(dòng)一個(gè)傳統二進(jìn)制加權DAC，該DAC針對每個(gè)輸出電平提供1 LSB。為了實(shí)現這種超低毛刺架構，總共需要51個(gè)電流開(kāi)關(guān)和鎖存器。

TxDAC系列中的基本電流開(kāi)關(guān)單元由圖6所示的差分PMOS晶體管對組成。這些差分對通過(guò)低電平邏輯驅動(dòng)，以便最大程度地降低開(kāi)關(guān)瞬變和時(shí)間偏斜。DAC輸出為對稱(chēng)的差分電流，有助于減少偶數階失真產(chǎn)物（特別是驅動(dòng)變壓器或運放差分電流電壓轉換器等差分輸出時(shí)）。

AD977x TxDAC^®系列和AD985x-DDS系列的總體架構實(shí)現了功耗與性能的出色平衡，通過(guò)標準CMOS工藝就可以實(shí)現完整的DAC功能，無(wú)需薄膜電阻。

圖6：PMOS晶體管電流開(kāi)關(guān)

參考文獻：

1.Dennis Dempsey and Christopher Gorman, "Digital-to-Analog Converter," U.S. Patent 5,969,657, filed July 27, 1997, issued October 19, 1999.（描述一款出色的分段無(wú)緩沖串DAC解決方案）。

2.John A. Schoeff, "An Inherently Monotonic 12 Bit DAC," IEEE Journal of Solid State Circuits, Vol. SC-14, No. 6, December 1979, pp. 904-911.（描述首個(gè)使用分段的一款單調DAC）。

3.Walt Kester, Analog-Digital Conversion, Analog Devices, 2004, ISBN 0-916550-27-3, Chapter 3.另見(jiàn)The Data Conversion Handbook, Elsevier/Newnes, 2005, ISBN 0-7506-7841-0, Chapter 3.